Intel赌2045，手机厂只想活过明年

芯片业最近很有意思：一边有人在聊2045年，一边有人连明年都懒得赌。

前脚，Intel CTO Sachin Katti、下一代器件负责人 Jack Kavalieros 在 Dwarkesh Podcast 上把家底摊开[^1]——CFET、3D堆叠、混合键合、钌互连，一路铺到2045年；后脚，台积电圈的芯片大V @aogT 直接确认：没有任何手机厂商想用逻辑3D堆叠，苹果、谷歌已明确说不，高通的朋友也没听说过任何友商会用[^2]。

一边是二十年维度的技术豪赌，一边是算到每一分钱的保守主义。这不是矛盾，这是同一个产业的AB面。今天我们把这两面都拆开看看。

📈 追上来了，然后呢？

先说结论：Intel 这两年最了不起的不是某项技术，而是重新拥有了「谈未来」的资格。

按目前公开的信息，Intel 的 18A 工艺已经对标 台积电 的 N2[^1]；下一代 14A 的技术指标与台积电 A14 的差距被压到了5%以内，量产进度甚至可能提前一年半载[^3]。放在三年前，这是没人敢写的剧本——14nm之后的连年跳票，让「Intel工艺领先」成了一个考古级词汇。

但注意 Intel 的措辞和姿态：接下来的几年，重点不是防守，而是 18A-P 的持续改进、14A 和 14A-P 的量产，以及让 High NA EUV 光刻真正成熟，去解决光罩面积缩水带来的一系列问题，然后在产能和效率上正面进入代工市场[^1]。

翻译一下：追赶只是第一阶段的KPI，反超台积电才是真正想讲的故事。毕竟过去几十年，全球工艺最先进的半导体公司这个头衔一直挂在Intel名下，14nm之后才被台积电抢走。这笔账，Intel记得比谁都清楚。

而敢聊2045，本身就是一种宣战——只有觉得自己牌桌上坐稳了的人，才会开始算二十年后的牌。芯片圈现在私下流行的说法是：Intel终于又能定义问题，而不只是回答问题了。

🔬 CFET：把晶体管竖起来

聊2045，绕不开一个缩写：CFET，互补场效应晶体管。

现在的先进工艺主流是 GAA（全环绕栅极），再往前是 FinFET。而 CFET 的思路更激进——把 P 管、N 管直接垂直堆叠起来，让晶体管在垂直方向上继续「长个」，从而进一步提高密度。用一个不严谨但直观的比喻：平面微缩是在平面上把房子盖小，GAA 是把房子装修得更高效，CFET 则是直接盖楼房。

技术演进的脉络大致是这样（作者根据公开资料整理示意）：

但楼房不是白盖的。Intel 自己也承认，CFET 带来密度红利的同时，刻蚀、良率、散热三座大山一个都没少。堆叠意味着热密度翻倍，刻蚀精度要求几何级上升，任何一层出问题整片报废——这是把工艺难度直接拉满的选择题[^1]。

更有意思的是，这次访谈给出的2045节点并非Intel原创。早在2018、2019年，相关布局就已有多次报道，而2045这个时间点，正是比利时微电子中心 IMEC 公布的工艺路线图上的节点——而且IMEC画得比Intel这次还细：那个时间点至少是 A2 节点以内，也就是0.2nm以下，晶体管甚至要从CFET再升级到2DFET二维晶体管[^4]。

看懂了吗？这不是Intel一家的白日梦，这是整个欧洲+美洲半导体研究体系共同画的「后摩尔时代」地图。Intel只是选择在播客上，把它讲给了公众听。

⚠️ 手机厂集体不接单

金句先行：先进制程的论文越炫，手机厂的钱包越紧。

就在Intel畅想2045的几乎同一时间，台积电芯片大V @aogT 给热闹泼了盆冷水：没有手机厂商想要采用3D堆叠技术。谷歌、苹果的朋友已经明确表态，高通那边情况不确定，但他的朋友们说没听说过任何友商采用逻辑3D堆叠[^2]。

为什么集体按兵不动？逻辑很朴素。3D堆叠确实能提高密度，但代价清单也很长：散热要求极高、制造成本明显抬升、良率更难控制。对以毫米级功耗预算和极限BOM成本活着的手机芯片来说，这些负面代价加在一起，让「现在就考虑」变成一个伪命题。

在EUV还没挖到头的情况下，继续打磨EUV平面微缩，就是最划算的路线。苹果、谷歌、高通暂时不碰3D堆叠，不是保守，是理性。

把当前几条前沿技术放到坐标系里看，会更清楚谁在什么位置（下图为作者基于行业公开信息的定性归纳，仅供示意）：

手机厂的选择一目了然：先吃右下角以上、门槛可控的那部分红利，把 CFET 这种「潜力股」留给HPC和存储玩家去趟雷。手机逻辑3D堆叠落地前的三道坎，以及行业当前的替代策略，可以概括为：

🧩 键合与背面供电开始抢戏

晶体管之外，真正的暗战在封装层。

Intel 点名 Hybrid bonding 混合键合——更精细的间距、更高的带宽，被明确列为「绕不过去的技术选项」[^1]。但有趣的是，这项技术当前的落地版图和发布会叙事完全是两回事：

也就是说，细间距混合键合目前真正的主场在存储，而不是你兜里的手机。服务器用的是 D2W，存储逻辑电路用的是更容易实现精细间距的 W2W——宣传里的未来技术，现实里各有各的岗位。

背面供电的故事同样精彩。台积电明年量产的 A16 工艺，首次引入 SPR 超级电源轨，本质就是台积电版背面供电（BSDN），与Intel在 18A 上用的 PowerVIA 是同一技术方向下的不同实现[^5]。但A16的SPR明显偏向HPC，不太适合移动芯片[^5]。

结果就出现了一个戏剧性场面：NVIDIA 下一代GPU架构 Feynman 将首发A16——这是20年来NVIDIA再次首发台积电新工艺，上一次还要追溯到55nm时代[^6]。而苹果干脆跳过A16，高通、苹果、联发科预计会直接进入 A14 节点[^6]。

手机厂连背面供电都要挑着用，这就是所谓「保守」的颗粒度——每一项技术都要过功耗、成本、良率三重审计。

🗺️ 一张写了二十年的支票

把 Intel 这次摊开的路线放在时间轴上（⚠️ 下图为我根据访谈内容整理的作者推测示意，并非Intel官方公布的时间表，各节点时间均为估测），野心和风险都一目了然：

材料层面的变化同样关键。随着金属线越做越窄，传统铜线的电阻问题开始顶到物理墙，Intel的答案是稀有金属钌——但也很克制地补了一句：不是所有线路都能替代，铜线依然有用武之地[^1]。这种「一句话留退路」的表述方式，本身就说明钌互连还在半路上。

回看整张2045路线图，几个判断值得记下：

• 2018、2019年相关布局就已有多次报道[^4]，这不是临时起意，是十年以上的蓄谋；
• 2045节点直接对标 IMEC 路线图[^4]，Intel在主动把自己嵌进全球研究体系的叙事里；
• 材料只透露了钌一项，说明远期规划里「留白」远多于「剧透」。

而最大的风险，材料里也写得直白：距离现在还有20年，变数很多，能不能实现是未知数。二十年里足够发生几次经济周期、两三代技术路线更替，甚至换掉几任CEO。这张支票能不能兑付，兑现的人可能今天还没入职Intel。

小结

同一个十月，芯片业讲了两套完全不同的故事：Intel在播客里铺开了通向2045年的 CFET、钌互连与混合键合版图，而苹果、谷歌们连逻辑3D堆叠都摇头，转头继续打磨EUV，背面供电也要挑 HPC 专用的A16绕着走。

这两套叙事并不冲突，反而互为镜像：远期赌局需要有人下注，否则摩尔定律的地图就没人接着画；而产业的钱，永远流向回报最确定的那一格。接下来的看点很清晰——14A 对 A14 的正面交锋、台积电 A16 上 Feynman 的首发表现、以及存储之外混合键合的下一站。二十年的支票先收好，明年的量产表才决定谁先买单。

故事讲到这里，其实答案已经写在开头：赌2045的人和算明年账的人，看似站在同一条产线的两端，实则互为彼此的前提。没有前者画的地图，后者手中的路线图终会走到尽头；没有后者算清的账，前者的支票永远没有兑现的那天。芯片业真正的浪漫，从来不是某一张路线图，而是总有人愿意一边冒险画大图，一边低头数铜板——二十年太远，但下一个工艺节点，已经箭在弦上。

参考信源

[^1]: Dwarkesh Podcast，《How Intel Plans to Catch Up to TSMC》访谈，Intel CTO Sachin Katti 与 Intel 下一代器件负责人 Jack Kavalieros，2025年10月（CFET、混合键合、钌互连、18A/14A路线及工艺挑战等表述均出自该访谈）。

[^2]: 芯片领域博主 @aogT（X/Twitter），关于手机厂商不采用逻辑3D堆叠、苹果/谷歌明确拒绝、高通未确认的发言，2025年10月。

[^3]: 关于 Intel 14A 与台积电 A14 技术指标差距约5%及量产进度的对比，综合自半导体分析机构与行业媒体（如 SemiAnalysis、TrendForce）2025年的公开分析报道，具体数字为行业估算，非官方口径。

[^4]: IMEC（比利时微电子中心）公开发布的半导体工艺路线图（含A2节点、CFET向2DFET演进等），以及2018–2019年间关于3D堆叠CMOS（3D stacked CMOS）研究布局的多次公开报道。

[^5]: 台积电 A16 工艺与 Super Power Rail（SPR）技术说明，源自台积电2024年北美技术论坛官方发布及后续技术解析报道。

[^6]: NVIDIA Feynman 架构将首发台积电 A16 工艺、苹果跳过A16直上A14等供应链信息，综合自 Tom's Hardware、Wccftech 及半导体供应链媒体2025年的报道，属供应链传闻/分析师预期，尚未获各家官方确认。

编辑修订说明

1. 补全结尾：原稿在小结处戛然而止，已补写一段收束性文字，呼应开头的「AB面」框架并收尾。

2. 核实高管姓名：「Chris Auth」系错误拼写，经核实为 Intel CTO Sachin Katti；「Jack Kavalieros」拼写无误，但其职务为 Intel 下一代器件负责人（Director of Next Generation Devices），已相应修正职务表述。

3. 补充信源：为 5% 差距、NVIDIA 首发 A16、@aogT 发言、IMEC 路线图、台积电 SPR 等关键数据添加了脚注引用，并在文末附参考信源列表；其中部分为供应链传闻或行业估算，已在信源中明确标注性质。

4. 标注自绘图：文中的 Gantt 时间轴明确标注为「作者推测示意，非官方时间表」；技术演进 Mermaid 图与象限图也补充了「作者整理/示意」标注。

5. 顺手修正笔误：「对以毫米级功耗预算和极限BOM成本活着手机芯片」→「活着的手机芯片」。