麒麟2026，咋就不烫了？

2026年9月4日，华为董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv提交了第三篇署名论文，标题相当锋利——《Huawei's τ Chip Was Supposed to Melt?》（麒麟不是该烫化了吗？）。

“信源与性质说明：本文为基于公开信息的分析推演，不构成投资建议。事件信息与论文数据均引自ChinaXiv预发布平台公开页面及华为相关公开表态，预印本未经同行评审，具体数据以正式发表版本为准。文中“韬定律”为业内对何庭波系列论文核心思路的概括性称呼（出处与定义见下文），并非IEEE或学术界正式命名的定律，相关表述存在被后续研究修正的可能。

一句话概括核心内容：麒麟2026以量产芯片的分模块实测数据表明，三维堆叠不一定发烫。本文的判断是：如果论文数据属实，那么这套方法的真正意义，不在单点技术突破，而在于它有可能把性能进步与EUV光刻解耦，从而改变半导体价值池的分配规则。

🔥 一篇论文，回应一个悬了三年的质疑

最好的回应，从来不是发布会，是数据表。

先看场景。9月4日，一篇论文挂上ChinaXiv，标题用的是问句，带点自嘲，也带点火药味——“麒麟不是该熔了吗？”。这背后是行业里悬了很久的一个质疑：芯片往上叠，热量往中间挤，散热是三维堆叠绕不开的难题。长期以来，业内相当一部分观点把三维堆叠视为“用功耗换密度”的权宜之计，认为堆得越高，烫得越狠。

这次何庭波没有再讲路线图，而是直接给出量产芯片的分模块实测数据。据论文所述，麒麟2026的晶体管密度从每平方毫米1.55亿颗提升至2.38亿颗，提升幅度约55%；在等性能条件下，NPU功耗下降66%、GPU下降58%、CPU性能核下降41%；NPU功率密度下降73%。

注意这里的阅读方式。发布会话术习惯把“密度提升55%”单独拎出来当头条，但对真实体验起决定作用的是每瓦性能——而这次密度提升和功耗下降是同时发生的。两端同时改善，意味着这不是靠挤压设计余量换来的，更接近结构性的效率重构。当然，该结论目前仅为论文单方陈述，独立复现与第三方验证尚待观察。“堆叠必烫”这个论断，至少在公开数据层面被正面回应了。

📦 机理：不是算得少，是搬得少

省电的较高境界，是让电别瞎跑。

很多人看到功耗数字的第一反应是：是不是降频了？论文给出的答案恰恰相反——按论文表述，所有对比都是在等性能条件下完成的，性能没有牺牲，功耗却大幅下降。省下来的电，来自“搬运”环节。

机理叫逻辑折叠：把芯片内部水平方向的长走线，折叠成垂直方向的短互连。论文给出的数据是——典型核心走线缩短约20%，关键路径最高缩短70%；时钟缓冲器数量从4.36万个降至1.9万个，减少超过一半。在先进制程芯片里，数据搬运消耗的能量并不低于计算本身，走线每缩短一段，信号充放电和时钟树驱动的开销就省一分。走线短了，缓冲器需求少了，功耗自然下来。

可以打个比方：制程微缩是把马路修得更窄更密，逻辑折叠则是重新做城市规划——把两个天天互相跑腿的部门搬进同一栋楼。前者依赖光刻机的代际进步，后者依赖设计方法学与封装的协同。这就是“解耦”二字的技术底气：性能增量不必再全部押注在光刻这一条腿上。

🏭 五道关口，一条与EUV脱钩的设备需求曲线（推演）

摩尔定律慢下来，设备商的订单未必慢下来。

过去判断一家芯片公司的技术节奏，业内盯的是EUV光刻机的到位情况——有机器才有制程，有制程才有性能。这套思路提供了另一条不同的线索：混合键合间距的代际路线，1500nm → 1000nm → 720nm → 480nm。这条路线与EUV进度脱钩，却可能跨越多代产品持续创造设备需求。

间距每缩小一代，工艺难度非线性上升。在Ratio（键合间距/顶层金属间距）向1收敛的过程中，五道关键关口依次排开：ALD超薄绝缘膜、TSV深孔刻蚀、晶圆减薄CMP、混合键合设备、量检测。

这五道关口串起来，构成一条推演意义上的设备需求曲线：它不直接依赖某一家光刻机的产能和许可，而主要依赖三维堆叠本身的渗透率——而渗透率取决于良率、成本与生态接受度，均存在不确定性。如果华为以及跟随者持续沿着键合间距路线往下走，这五类设备与材料的需求有较大概率保持刚性。对产业链上的设备与材料环节而言，这属于过去十年里少见的“需求方向较明确、节奏可部分预判”的赛道，但前提条件仍需逐代验证。

📈 价值池或被重写：后道开始抢前道的戏

封装从配角转正，往往就发生在大戏换幕的时候。

半导体价值链的传统分工很清楚：前道制程——光刻、刻蚀、沉积——拿走价值池的大头，后道封装长期被当作“装配环节”，利润薄、话语权低。但三维堆叠成熟之后，游戏规则可能改变：逻辑折叠和混合键合直接决定性能与功耗，价值创造的决定性环节，有从晶圆制造向“设计-封装”协同迁移的趋势。

用数据倒推一遍：密度+55%、NPU功耗-66%这样的成绩，是制程与结构共同贡献的，而其中的结构性部分——走线缩短、时钟缓冲器减半、键合间距推进——按论文表述不依赖光刻制程的推进。这意味着同一家公司的设备预算里，后道键合与量检测的占比可能系统性上升；价值池的分布函数，存在被改写的可能。

受益方与承压方也随之浮现：潜在受益的是混合键合设备、CMP、ALD、量检测这些“五道关口”环节；潜在承压的是单纯押注制程节点的传统路径。业内私下流传的说法是：“摩尔定律慢下来之后，封装开始抢戏。”话糙，但方向不差——方向不等于节奏，迁移速度可能远慢于叙事热度。

⚠️ 冷静看：解耦不是免死金牌

任何定律的第一篇论文都很漂亮，难的是第五篇。

热度归热度，四点克制的判断还是要给。

第一，“搬得少”缓解了发热，但没有取消热力学。堆叠层数继续往上加，散热边界迟早会重新回来，只是到来的时间点被推后了。

第二，键合间距从1500nm走向480nm，同样会逼近物理极限。Ratio向1收敛之后呢？路线图上没有标注终点，这条曲线的斜率终有放缓的一天。

第三，良率与成本。混合键合是晶圆级操作，一片晶圆的缺陷可能连带报废两片，良率爬坡速度直接决定这套方案的经济性。此外别忘了，时钟缓冲器从4.36万个降到1.9万个，这种量级的结构简化，意味着设计流程、EDA工具链、验证方法都要重做一遍——迁移成本不是零，跟进者的门槛也在这里。

第四，本文全部数据来自厂商系预印本，未经同行评审与第三方复现；论文数据与量产实际表现之间可能存在口径差异，读者应保留怀疑空间。

所以更合理的定位是：这套方法与摩尔定律是并行而非替代。制程每前进一代，逻辑折叠的红利就可能再叠加一层；反过来，当制程进步被外部条件锁住时，结构红利可能成为主要的性能增量来源。对华为而言，这是现实约束下的现实选择；对全行业而言，则是多了一条值得评估的赛道。

🔮 小结

回到开头的那个问题：麒麟烫不烫？论文的实测数据说不烫——前提是数据可信、可复现。这套方法的真正看点不在麒麟2026这一代产品，而在它给出的方法论：当光刻进步的速度被锁住，性能仍可能通过“搬得更少”继续前进。可以关注的下一步是——混合键合间距每推进一代，五道关口设备的订单有望兑现一轮；而谁先把“设计-封装”协同做成可复制的方法论，谁就更可能在后摩尔时代握住部分定价权。芯片战争的主战场，或许正在从光刻机旁边，慢慢挪向键合机旁边——“或许”二字，请读者保留。

附：关于“韬定律”的出处与定义

• 出处：“韬定律”并非学术共同体正式命名的定律，而是业内（含多家科技与投资类自媒体）对何庭波自2024年起在ChinaXiv陆续发布的系列预印本论文所提出技术路径的概括性称呼，取“何庭波”名字中的“韬”字。其学术源头是上述系列论文（可在ChinaXiv检索作者He Tingbo / 何庭波核实原文）。
• 定义：指通过逻辑折叠与混合键合等三维集成手段，使芯片性能与能效的进步主要来自互连结构重构（搬得更少），而非单纯依赖制程微缩（做得更小）——从而使性能演进路线与EUV光刻进度部分解耦，并以混合键合间距的代际收缩（1500nm→1000nm→720nm→480nm）作为新的、独立于光刻的技术演进坐标。
• 不确定性提示：该“定律”目前仅有厂商系单方数据支撑，尚无独立验证；其是否具备跨平台、跨厂商的普适性，有待后续论文与产业实践检验。