没有EUV，3nm也能上桌了？

没有EUV光刻机，就造不出3nm芯片？这个被业界默认多年的等式，最近被一个来自中国科学院的成果撬开了一道缝。

中科院近日公布了一种新型全环绕栅极（GAA）晶体管架构，在DUV光刻机上实现了开关比（Ion/Ioff）超过5×10⁵（约50万倍）的电气表现，理论上可逼近“3nm等效”性能（该指标的定义见下文）。消息一出，业内讨论很热闹——兴奋者看到一条绕开EUV的技术路径，冷静者提醒：芯片制造三段路，这只走通了第一段。

本文想做的事很简单：把这项突破翻译成实在的产业判断。它到底解决了什么，没解决什么，以及接下来最值得盯的卡点在哪里。

“参考信源：本文涉及成果以中科院团队正式发表论文及官方发布为准，原始信息可查阅中国科学院官方门户（https://www.cas.cn ）、中国科学院微电子研究所官网（https://www.ime.cas.cn ），以及“中国科学院之声”相关发布。

🧪 一只手攥住水管：GAA凭什么重要

先讲清楚GAA是什么。

芯片晶体管这些年在结构上一直在“换姿势”。从平面晶体管到FinFET，再到GAA，核心诉求只有一个：把漏电摁住，让开关更听话。一个直观的比喻：FinFET像用两根手指捏住水管，而GAA是用整只手攥住水管——栅极从四面八方包裹住电流通道，对电流的控制更精准。这也是为什么台积电、三星在逼近2nm节点时，都不约而同转向GAA架构——这是行业公认的方向，不是冷门偏方。

而衡量晶体管控制能力的关键指标，就是开关比（Ion/Ioff）：开启时流过的电流是关闭时的多少倍。倍数越大，说明“开”的时候电流充沛、“关”的时候几乎不漏，逻辑干净利落。

中科院这次公布的数字，开关比（Ion/Ioff）超过5×10⁵——意味着开启电流是关闭电流的50万倍以上，展现出极佳的电气控制能力。在GAA这个公认方向上，做出这样量级的电气指标，本身就是硬功夫。

先明确一个口径：这里的“3nm等效”指什么？ 它不是指DUV直接刻出了3nm的物理线宽（这不符合光学原理），而是指通过放宽晶体管间距（栅距）、以新架构弥补单管密度，使整体电路在逻辑密度与能效（每平方毫米晶体管数、每瓦性能）等系统级指标上，向行业“3nm节点”的水准逼近。需要提醒的是，行业节点命名早已与物理栅距脱钩——例如台积电N3的实际栅距仍在40nm量级，因此“节点”对标的是综合电气表现而非某一条线的宽度。

但真正让这则消息出圈的，不是GAA本身，而是制造它的设备：DUV光刻机。

🔧 DUV的天花板，是怎么被顶开的

一道本该过不去的坎，被绕开了。

要理解这件事的分量，得先明白DUV和EUV的差距在哪。光刻机的核心指标是分辨率——光越短，能刻的线越细。EUV用13.5纳米波长的极紫外光，一曝光就能刻出极细的电路；DUV的深紫外光波长长得多，分辨率本不足以直接刻画3nm级电路。

按行业通行做法，DUV通常要通过多重曝光和浸没式工艺，做到7nm级别——这基本就是DUV路线的天花板。再往下，要么上EUV，要么面对套刻精度和良率的双重惩罚。

中科院新晶体管的聪明之处在于：它打破了“分辨率决定一切”的死循环，通过放宽晶体管间距来保持性能。翻译一下——既然DUV刻不出更细的线，那就不硬刻细线，而是换一种晶体管架构，让间距大一点、但每个晶体管的电气性能足够强，整体逻辑密度和能效依然向3nm等效逼近。

这是一次典型的“用架构设计换设备能力”。设备是被卡住的那一环，那就把宝押在架构创新上。

从公开信息看，这条路线的价值不在于立刻量产，而在于验证了可能性——它证明在缺少EUV的条件下，从DUV向更先进制程逼近，理论上存在一条走得通的技术路径。对整个产业链的信心意义，可能大于单一成果本身。

不过，理论归理论。要真把3nm芯片造出来，还有两道硬关卡立在前方。

⚠️ 前道打通了，中后道才是硬关卡

造芯片不是一锤子买卖，它是一场三段接力。

芯片制造大致分为三个环节：前道（FEOL）、中道（MEOL）和后道（BEOL）。前道负责在最纯净的硅片上构建晶体管本身，这是芯片的“心脏”；中道MEOL负责金属互连，把亿万颗晶体管接通；后道BEOL则完成M0层等更上层的布线，把芯片连成一个可用的系统。

关键问题来了：中科院的新晶体管，只解决了前道环节的瓶颈。

也就是说，晶体管本身可以用DUV+新架构做到3nm等效的电气性能，但中道MEOL的金属互连和后道M0层布线，并未从这项突破中受益。而互连和布线同样面临物理极限——线越细，电阻和电容的寄生效应越严重，信号传输反而变慢、功耗反而上升。这是完全独立于晶体管架构的另一套物理难题。

换句话说，这场三段接力里，第一棒跑出了好成绩，第二棒和第三棒还没接上。MEOL和BEOL环节的瓶颈，将是这条路径能否真正走通的关键。

看懂了这一点，就能对这则新闻做出公允的定性：它是前道环节的重大突破，是整条路径上被验证的第一环，但不是终点。把它吹成“3nm芯片已被攻克”，是误读；无视它的架构价值，同样是误读。

🗺️ 一条没有EUV的路线图

被卡住的地方，往往会催生最聪明的绕法。

把这次突破放进更大的时间线和产业逻辑里看，脉络会更清晰。先进制程的核心矛盾在于：EUV光刻机是全球唯一供应、且不在国内可用清单上的关键设备。于是整个技术路线设计，都必须回答同一个问题——没有EUV，怎么往前走？

一条可能的路线图大致是这样的：

• 第一步：DUV多重曝光+浸没式工艺，守住7nm级别产能与良率
• 第二步：前道引入新GAA架构，放宽间距、以架构换性能，逼近3nm等效
• 第三步：攻克MEOL金属互连的新材料与新工艺方案
• 第四步：解决BEOL的M0层布线与散热、可靠性验证
• 第五步：设计-制造-封测协同，完成从实验室到量产线的跨越

这条路线图的产业含义有三层。

第一层，对设备依赖的结构性改变。EUV的缺席不再等于先进制程的终点，架构创新成为替代性杠杆。这跟存储行业当年通过堆叠层数绕开光刻极限的逻辑，是同一种智慧。

第二层，对产业链上下游的带动。新架构要落地，材料、量测、刻蚀、薄膜沉积等环节都要跟着改，这会催生一批新的设备与材料需求。事实上，围绕DUV极限挖掘的工艺研发，近几年在各家fab内部已是重点投入方向，中科院这次成果相当于给这条线“递了把梯子”。

第三层，对终端产品的影响。一旦这条路径在工程上走通，智能手机SoC、AI算力芯片等对先进制程最敏感的品类，将重新获得向先进节点演进的通道——这直接关系到未来几年国产高端芯片的供给格局。

当然，必须保持清醒：从实验室指标到量产良率，中间隔着的是工程化地狱。开关比（Ion/Ioff）超过5×10⁵是电气性能的漂亮数字，量产要的是几百万片晶圆上的稳定一致。理论窗口已经打开，窗口后面还有很长的走廊。

💡 别急着庆祝，也别急着泼冷水

冷静地看，这项成果真正的价值是“选项”而非“答案”。

对整个行业而言，它回答的是一个长期悬而未决的问题：DUV路线的天花板，究竟是物理的，还是可被架构设计打破的？中科院的新晶体管给出的信号是——至少在晶体管层面，天花板可以被顶开。这足以改变研发资源的配置方向，也足以让国际同行重新评估这条路线的进度。

但同样要看到，MEOL和BEOL是连海外头部厂商都未必轻松应付的环节，互连层面的材料创新（比如新金属、新介质）和工艺集成难度极高。这条路径最终能否走通，取决于中后道在未来几年的攻关进度，而不是前道这单个成果。

下一步最值得盯的信号有三个：一是该架构是否从实验室走向中试验证；二是配套的互连工艺方案是否有阶段性披露；三是国内fab在DUV多重曝光上的良率数据是否持续改善。这三件事，比任何一次论文和新闻通稿都更能说明真实进度。

小结：

中科院的GAA晶体管突破，用DUV+新架构在理论上打开了通往3nm等效性能的窗口，开关比（Ion/Ioff）超5×10⁵的成绩单足够漂亮。但芯片制造是前道、中道、后道的三段接力，目前只跑通了第一棒。这项成果的准确定性是：一条被验证了可行性的路径，而非终点线。对产业来说，最重要的不是立刻欢呼“3nm上桌”，而是沿着这条被打开的窗口，把MEOL和BEOL的硬骨头一块块啃下来。EUV缺席的叙事正在被改写，但改写的进度条，才刚走到三分之一。