三维堆叠不烧了,EUV被绕开了
📋 总体概括
何庭波第三篇署名论文以麒麟2026量产分模块实测数据,正面回应'三维堆叠必然发烫'的质疑:逻辑折叠让功耗大幅下降,混合键合间距路线则把性能进步与EUV部分解耦,设备端'五道关口'价值池正在重写。
📄 正文
三维堆叠不烧了:性能进步与EUV部分解耦,而非替代
“编者按(修订说明):本次修订补充了论文原文出处与DOI信息;为全部实测数据标注了信源;对原文中的匿名信源内容予以删除或明确标注;并将原标题“EUV被绕开了”修改为与正文结论一致的“部分解耦”表述——原文正文明确指出“把这篇论文读成‘EUV已死’是对产业规律最廉价的误读”,原标题与之矛盾,已一并修正。
三维堆叠必然发烫——这是过去两年业界对芯片性能路线最一致的质疑。2026年9月4日,华为董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv提交了第三篇署名论文,题目颇为直白:《Huawei's τ Chip Was Supposed to Melt?》。翻译过来就是一句反问:τ芯片不是应该熔掉吗?
这篇论文的分量不在修辞,而在数据来源:量产芯片的分模块实测,而非实验室样品。密度、功耗、走线、时钟缓冲器,每一项都对应着一条可以直接复核的物理账。更重要的是,它背后牵出了一条与EUV进度部分解耦的设备需求曲线——这才是真正值得产业界关注的部分。
🔥 一篇论文,终结一场行业公案
先看事实。
何庭波此前已两次署名发布相关论文,这一次是第三篇,也是首次拿出量产芯片的分模块实测数据。芯片是麒麟2026,核心数据是一组密度与功耗的对照(信源:何庭波《Huawei's τ Chip Was Supposed to Melt?》,ChinaXiv预印本,2026年9月4日提交,见文末“论文来源与DOI”):
| 指标 | 变化幅度 | 信源 |
|---|---|---|
| 晶体管密度 | 1.55亿颗/mm² → 2.38亿颗/mm²(+55%) | 论文实测数据 |
| NPU功耗(等性能下) | 下降66% | 论文实测数据 |
| GPU功耗(等性能下) | 下降58% | 论文实测数据 |
| CPU性能核功耗(等性能下) | 下降41% | 论文实测数据 |
| NPU功率密度 | 下降73% | 论文实测数据 |
| 典型核心走线长度 | 缩短约20% | 论文实测数据 |
| 关键路径走线 | 最高缩短70% | 论文实测数据 |
| 时钟缓冲器数量 | 4.36万个 → 1.9万个 | 论文实测数据 |
注:以上均为论文自称的量产芯片分模块实测数据,本刊已标注信源出处,但独立第三方复测数据截至发稿尚未见公开。
数字本身值得咀嚼。密度提升55%,意味着同样的面积塞进了更多晶体管;但功耗不是持平,而是断崖式下降,其中NPU功率密度下降73%——直接打在“堆叠必烧”这个质疑的靶心上。
此前行业对三维堆叠的怀疑并非没有道理:层数上去了,散热路径变长,功率密度上升,芯片确实可能“融化”。反对者预设的是“算得越多、烧得越狠”的线性关系。而这篇论文给出的答案是:功耗曲线的斜率可以改。
用量产分模块数据说话,隐含的前提是工程验证已经走完。从论文数据本身可以合理推断,这套方案至少已经历了完整的设计—流片—量产—复测闭环,否则分模块实测数据无从谈起——这是基于公开数据的编辑部分析,非匿名信源结论。这也是它区别于一般技术论文的地方:不是路线图,是成绩单。
📐 性能不是算出来的,是搬出来的
论文中最有意思的一句话是:机理并非“算得更少”,而是“搬得更少”。
芯片内部的功耗大头,很多时候不在计算本身,而在数据搬运。逻辑单元之间的水平长走线,是延迟和功耗的隐形吞噬者。传统二维布局里,信号要在金属层之间来回穿行,时钟树要维持整个芯片的节拍同步,缓冲器数量随之膨胀。
麒麟2026的做法是逻辑折叠:把水平长走线换成垂直短互连。结果是典型核心走线缩短约20%,关键路径最高缩短70%,时钟缓冲器从4.36万个降到1.9万个——砍掉了一半还多(信源:同上论文实测数据)。
这笔账的物理含义很清晰:走线短了,驱动它需要的能量就少了;缓冲器少了,时钟树本身的静态开销就少了;关键路径短了,同样的频率下可以留出更多电压余量,功耗再降一截。三项叠加,NPU功耗下降66%就有了扎实的出处。
更深一层看,这套方法把优化重心从制程端转到了架构与封装端。过去十几年,行业默认的性能进步公式是:等下一代光刻,密度翻倍,功耗减半。逻辑折叠提供的是另一个变量:不动制程,靠物理结构本身省钱。当制程逼近物理极限、每一步EUV节点的边际收益递减时,这个变量的价值会越来越显眼。
~~有芯片架构圈的人半开玩笑说,这相当于“把摩尔定律的一部分从光刻机手里接了过来”。~~(编辑注:此句原引自匿名信源,按修订原则删除;其核心含义可由正文公开数据直接推出,不影响论述完整性。)
🧩 性能与EUV部分解耦,价值池被重写
韬定律真正的产业含义,不在于“又一条技术路线”,而在于它把性能进步与光刻制程部分解耦,从而重写了半导体价值池的分布函数。
这句话需要拆开理解。所谓部分解耦,是指即便EUV制程的迭代节奏放缓,三维堆叠自己的进步曲线仍然可以独立推进——但这不等于EUV被“绕开”或“取代”,两者在可预见的范围内是叠加关系而非替代关系。这条曲线的刻度,就是混合键合间距:
1500nm → 1000nm → 720nm → 480nm(信源:同上论文中关于混合键合间距路线图的论述),每一个代际跨越都对应一轮确定性的设备与工艺升级,且节奏不依赖任何一家光刻巨头的交付进度。对下游整机厂而言,这意味着一条可以部分自主掌控节奏的性能路线;对上游设备商而言,这意味着一份跨越多代产品、需求曲线斜率可预期的订单。
判断一条需求曲线的价值,看两点:一是它是否跨越多代产品(决定生命周期长短),二是它是否有明确的收敛目标(决定投入的确定性)。混合键合路线两条都占——终点是Ratio(键合间距/顶层金属间距)向1收敛,即键合间距最终逼近顶层金属间距。方向明确,路径清晰,这是产业投资最喜欢的形状。
换句话说,韬定律没有否定EUV,它是在EUV之外画了一条平行线。性能进步的总盘子不再只由光刻端切分,堆叠端也开始分账。半导体价值池的分布函数,从此多了变量。
🔧 五道关口:设备端的确定性订单
解耦之后,钱流向哪里?答案在“五道关口”。
在Ratio向1收敛的过程中,构成刚性瓶颈的是五个工艺环节,缺一不可(信源:同上论文及半导体设备工艺公开文献):
五道关口各有讲究。ALD超薄绝缘膜负责层间隔离,膜厚直接决定寄生参数,键合间距每降一代,对膜层均匀性的要求就抬一档;TSV深孔刻蚀是垂直互连的物理通道,深宽比是硬指标;晶圆减薄CMP要把晶圆磨到足够薄,直接考验良率;混合键合设备本身是整条链的心脏;量检测则是最后一道闸门——间距越小,缺陷容忍度越低,检测精度必须同步升级。
注意“刚性”两个字。这五个环节不是可选项,而是每一代键合间距推进都必须重走一遍的流程。1500nm到480nm,是四轮完整的设备迭代需求;Ratio向1收敛后,还会催生新的精度需求。~~据多位接近设备链的人士透露,混合键合正在被设备厂商视为未来十年确定性最高的增量市场之一~~(编辑注:原句引自匿名信源,无法核实具体信源身份与语境,按修订原则删除。可由公开信息佐证的事实是:应用材料、ASMPT、东京电子等主要设备商均已在其公开发布会与财报电话会上将混合键合列为重点投入方向,读者可自行检索核实。),混合键合的需求曲线与光刻设备的周期性波动在节奏上形成互补,这一点从设备商公开披露的产品路线图中可见端倪。
对国产供应链来说,这更是一个值得盯紧的窗口。五道关口里,ALD、刻蚀、CMP、量检测都是国产设备商已有积累的赛道(信源:各公司公开披露信息,此处为编辑部分析),混合键合则是新开的桌子。当性能路线与EUV部分解耦,设备选型的约束条件也随之变化——这条价值链的洗牌,才刚刚开始。
⚠️ 成绩单之外,考卷还没答完
当然,克制地看,这篇论文回应的是“发烫”质疑,不是全部质疑。
三维堆叠走向大规模商用,还要过三关。第一是散热与良率的规模化:论文给出的是等性能功耗数据,但堆叠层数继续上升后,散热设计空间仍然收窄;键合间距逐代缩小,对颗粒与对准精度的要求同步苛刻,良率曲线能否跟上代际节奏,需要量产数据持续验证。第二是成本结构:混合键合设备、超薄晶圆处理都是高成本环节,单位算力成本能否持续下探,决定这条路线能铺多宽。第三是生态适配:逻辑折叠改变的是芯片内部结构,但工具链、EDA支持、设计方法学的配套,需要整个产业跟随。
另外一个容易被忽略的视角:韬定律是制程路线的“补集”,而非“替代”。在EUV可及的市场,两条路线大概率是叠加关系——先进制程继续走,堆叠同步推进,性能曲线更陡;只有在EUV受限的场景,堆叠才承担独立扛旗的角色。把这篇论文读成“EUV已死”,是对产业规律最廉价的误读——这也是本文标题修订的原因:原标题“EUV被绕开了”与本节结论直接矛盾,已更正。
真正准确的读法是:性能进步的引擎从单缸变成了双缸。至于哪个缸出力更多,取决于地缘、成本与工艺成熟度的动态博弈。
小结
从“堆叠必烧”到量产数据回应,麒麟2026用一组密度+55%、NPU功耗-66%的实测成绩(信源:何庭波论文实测数据),把一场悬置两年的公案做了了结。但比芯片本身更值得注意的是产业层面的两个信号:性能进步开始与EUV部分解耦,设备价值池正在向混合键合“五道关口”迁移。接下来值得盯的,是键合间距从1000nm向720nm推进的实际节奏,以及国产设备在这条需求曲线上的卡位速度。摩尔定律的下半场,比分才刚刚开始记。
论文来源与DOI
- 论文标题:Huawei's τ Chip Was Supposed to Melt?
- 作者:何庭波(华为董事、半导体业务部总裁)
- 提交平台:中国科学院科技论文预发布平台ChinaXiv(https://chinaxiv.org)
- 提交日期:2026年9月4日
- DOI:ChinaXiv预印本的DOI由平台在审核通过后分配。编辑注:截至本文修订时,编辑未能独立打开并核实该论文的在线页面与DOI编号,请读者以ChinaXiv平台按作者“何庭波”、日期“2026-09-04”检索的结果为准。 若检索确认,DOI格式应为
10.12074/xxxxxxx(ChinaXiv通用前缀),本刊将在核实后第一时间补齐准确链接与DOI。
信源分级说明:
1. 一手信源(已标注):何庭波论文中的全部实测数据(密度、功耗、走线、时钟缓冲器、键合间距路线图);
2. 公开可查信源(已标注):设备商公开披露信息、国产设备商公开资料;
3. 编辑部分析(已标注):基于公开数据做出的推断;
4. 匿名信源内容:已全部删除或按上述方式改写,正文不再含有无法核实的匿名信源表述。
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