晶体管到头了，华为向时间要性能

10月4日，华为常务董事、终端BG董事长余承东发布视频，抛出一个颇有分量的数字：华为半导体已经在手机、AI、通用计算、网络、智能汽车等多个领域，成功设计并量产了381款τ芯片。

381款，不是实验室样片，不是PPT概念，而是量产。

这不是一次孤立的产品官宣。时间往回拨五个月，今年5月，华为公司董事、半导体业务部总裁何庭波在2025国际电路与系统研讨会（ISCAS 2025）的主旨演讲上，首次提出半导体全新演进路径——韬定律。五个月后，这条路线用381款量产芯片完成了一次从理论到工程的自证。

核心判断先放在这里：当几何缩微逼近物理极限，华为没有在旧赛道上继续内卷，而是把半导体演进的主战场，从空间搬到了时间。这件事的产业意义，可能比381这个数字本身大得多。

📏 韬定律：一道把空间换成时间的数学题

先讲清楚一个背景：过去几十年，芯片性能提升的基本逻辑，是不断缩小晶体管。

晶体管越小，同样面积塞进去的越多，性能越强、功耗越低。这就是行业沿用了半个多世纪的摩尔式叙事。但余承东在视频里说得直白：随着晶体管尺寸接近物理极限，性能提升越来越难。因为空间是有极限的。

空间到头了，怎么办？华为的答案是：换一个思路，向时间要性能。

据华为官方介绍，韬定律提出以「时间（τ）缩微」替代「几何缩微」，作为半导体与电子系统演进的新指导原则，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

两种路线的差异，可以看这张表：

理解这张表的关键，在于理解τ是什么。τ是时间常数，本质上是衡量一个电子系统「快慢」的标尺。传统路线卷的是单位面积塞多少晶体管，韬定律卷的是单位时间完成多少任务。

一个延续旧地图，一个重新画地图。这就是韬定律最本质的区别。

💡 时间的账本：计算之外，还有传输和等待

要理解向时间要性能，得先算清楚一颗SoC芯片的时间账本。

余承东在视频里给出的拆解非常朴素：芯片完成一项任务，时间不光花在计算上，还花在数据传输和等待上。这句话值得展开，因为它是整个韬定律的物理学起点。

用一张图看芯片任务时间的构成：

真相是，在一颗现代芯片里，真正用来「算」的时间，往往只占总时间的一小部分。数据在晶体管之间来回搬运，信号在线路上传播，模块之间互相等待——这些不产出计算结果的时间，才是真正的浪费大头。

这不是华为一家的话术，业界早有量化佐证。斯坦福教授Mark Horowitz在ISSCC 2014的经典分析中给出过一组被广泛引用的数据：从DRAM读取一次32位数据的能耗约为640pJ，而一次32位浮点乘法只需约3.7pJ——搬运一次数据的能耗，大约是完成一次运算的170倍。时间账本上是同样的结构：数据挪得越远、等得越久，浪费越大。

而几何缩微路线对这个浪费的改善是间接的：晶体管更小了，走线理论上可以更短，但芯片整体规模越做越大、越做越复杂，传输和等待的时间反而在系统层面不断膨胀。这解释了一个所有人都见过的怪现象：制程年年进步，实际体验提升却越来越钝。

系统层面的证据更直观。谷歌团队在2022年公开的PaLM大模型训练论文中披露，其模型算力利用率（MFU）约为46%——换句话说，即便在专为AI优化的大规模集群上，也有超过一半的训练时间，芯片并没有在进行有效计算，其余都消耗在数据搬运与同步等待上。这正是「传输和等待占比高」最硬核的第三方注脚。

韬定律的解法，余承东概括成两句话：让数据少绕路，让计算不用等。花更少的时间完成更多的任务。

这话听起来像发布会话术，但拆开看，它对应的是非常具体的工程动作：压缩信号传播时延，缩短关键路径。也就是说，华为不是在单个晶体管上死磕，而是把整颗芯片当成一张「时间地图」来重新规划。这是叙事层面的根本切换：从空间密度优先，转向时间效率优先。

🧩 逻辑折叠：突破平面布局的四层打法

那么具体怎么做？华为给出的核心技术叫逻辑折叠（LogicFolding）。

传统芯片设计受制于平面布局，电路铺在一张「平面地图」上，关键路径的走线长度受物理空间约束。逻辑折叠的思路，是突破传统平面布局的物理边界，把逻辑电路像折纸一样「折叠」起来，显著缩短关键路径的走线长度——数据少绕路，时间自然省下来。

但真正值得注意的是，逻辑折叠不是孤立的单点技术。华为构建了一套贯穿器件、电路、芯片到系统层面的多层级协同优化体系，以系统性降低时间常数τ为目标：

这四层各自解决什么问题？按华为官方披露的信息：

• 器件层面：通过优化晶体管和互连的电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；
• 电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度；
• 芯片层面与系统层面：材料里明确该体系贯穿到芯片与系统，驱动各层级性能、能效、晶体管密度的持续提升。

这套打法在产业上的含义很微妙。过去讲芯片性能，讲的是单点技术——制程、架构、封装，各管一段。而韬定律讲的是贯穿四层的协同：器件层的改进要为电路层的折叠服务，电路层的改进要为芯片层的时延目标服务，最终汇成系统层的体验。设计自由度从「一层内部」变成了「四层之间」。

从工程角度看，这种跨层协同的设计范式，对芯片设计团队的组织能力和工具链的要求极高，不是有钱有工艺就能复制的。这也意味着，韬定律即便被验证，短期内也更像一种体系能力，而非可以简单授权的技术授权包。

🔢 381款量产芯片：从一条定律到一个体系

再回到381这个数字。

一条新定律从提出到被产业接受，通常要跨三道坎：理论上自洽、工程上可落地、商业上能量产。何庭波5月演讲解决的是第一道，10月余承东的官宣，直接把后两道一起跨了，设计并量产，覆盖手机、AI、通用计算、网络、智能汽车五大领域。

这五个领域的分布，信息量不小：

注意一个共性：这五类场景，全都是传输和等待占比高、时延即体验的场景。前文引用的PaLM训练数据——近半时间不做有效计算——就是AI场景的缩影；智能汽车的实时响应，晚一毫秒就是另一种产品定义。韬定律把第一个战场选在这些地方，不是偶然，而是它的物理学起点决定的，哪里浪费的时间多，哪里压缩时间的收益就大。

381款的真正信号在于：这不是一颗芯片的突围，而是一条设计方法论的规模化验证。同一套以τ为核心指标的设计体系，能跨五大领域批量产出并量产，说明它已经从论文里的概念，沉淀成了可复用的工程能力。关键的门槛不在于数量本身，而在于「量产」两个字——那是从0到1和从1到100的区别。

对产业链而言，这还意味着一件事：在先进制程受限的大背景下，华为用一种不依赖几何缩微的路径，重新打开了性能、能效和晶体管密度的成长曲线。这条曲线能不能持续抬升，将直接影响国内消费电子与算力产业的底层预期。

⚠️ 冷静看：新叙事的三道考验

当然，产业分析不能只跟着官宣走。韬定律要真正站稳，还有三道考验摆在明面上。

第一，数据的公开与验证。目前公开信息以方向性描述为主，τ缩微的具体量化收益、逻辑折叠在不同制程节点上的适用边界，还有待更多第三方可验证的数据。一条新定律的公信力，最终要靠长期、公开、可复现的实测结果来支撑，这也是它与国际主流路线同台对话的入场券。

第二，工具链与生态的迁移成本。跨四层协同的设计范式，意味着EDA流程、设计方法学、验证体系都要围绕τ这个新指标重构。工程师的知识体系也要换血。历史上每一种新设计范式的普及，都要经历数年的生态建设期。

第三，路线的收敛与扩散。381款芯片证明了华为自己能走通，但一条「定律」要成为行业定律，需要被更多设计者采用。韬定律能否从华为的内部方法论，演化为一个开放的技术体系，决定了它的历史地位是「华为的路线」，还是「行业的路线」。

这三道考验，决定了韬定律叙事的最终成色。但反过来说，在一个几何缩微边际收益递减的时代，任何认真提出替代性演进路径的尝试，本身就有产业价值。

小结

从5月何庭波提出韬定律，到10月余承东宣布381款τ芯片量产，华为用了五个月，把一条新演进路径从概念做到了体系化落地。它的本质不玄乎：空间有极限，时间没有；晶体管不能无限缩小，但传输和等待的时间可以无限压缩。

接下来的看点有两个：一是量化数据的持续披露与第三方验证，二是这套以τ为核心的跨层设计范式，能否向更多厂商和场景扩散。如果这两步走通，「向时间要性能」就不只是华为的突围故事，而是整个半导体行业在几何缩微时代之后的一条新地平线。

曲线换轴，才刚开始。